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        學員學習本課程應具備下列基礎知識：
        ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后免費提供一個月的技術支持，充分保證培訓后出效果；
        3、培訓合格學員可享受免費推薦就業機會。

1) 邏輯設計理論/ Verilog/ VHDL語言

2) 數字電路驗證（verification平臺建立/功能測試

3) 設計綜合（synthesys）

理論學習之外，以實際項目讓學員接觸設計，為此提供完整的免費的EDA軟件安裝服務，導師全程指導計。

數字設計的理論部分具體內容如下:

一 邏輯設計理論/ Verilog/ VHDL語言
1 ) HDL 語言簡介
Verilog 語言的產生發展 優勢和特點
編譯仿真的原理
Verilog 語言各自現狀及應用
2）verilog語法
模塊的概念與應用
運算符及優先級
賦值的類型與適用
條件語句 循環語句
Initial always task function 說明語句及使用
可綜合設計
3）數字系統設計
數據流的設計/控制設計
狀態機設計

二 verification平臺建立/功能測試
1） 驗證環節在ic設計流程中的位置，
2) RTL/網表/FPG驗證階段
3) 驗證計劃
4)　verification 的方法

三 設計綜合（synthesys）
1）綜合
綜合的概念　
綜合庫與工具介紹　
綜合的過程　
約束／工作環境的設立　
設計要點
優化設計

2）encounter
encounter概念
設計方法

四 實踐部分
RTL coding
狀態機設計
驗證工具的使用

1.架構及設計流程

2.CPU核

1）指令

2）數據緩沖和指令緩沖

4）內部數據ram和指令RAM

3.PT實驗

4,scl實驗

5，primetime使用流程