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系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(FPLD)，其中應(yīng)用廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。

早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可擦除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。隨著集成電路制造技術(shù)的進(jìn)步，集成電路向大規(guī)模、高密度、高速度的方向發(fā)展，電子系統(tǒng)的設(shè)計(jì)愈來(lái)愈復(fù)雜，人們希望運(yùn)用計(jì)算機(jī)強(qiáng)大的運(yùn)算能力來(lái)協(xié)助人們?cè)O(shè)計(jì)電路和分析電路.

電子設(shè)計(jì)自動(dòng)化及計(jì)算機(jī)輔助設(shè)計(jì)（CAD） 工具應(yīng)運(yùn)而生，它們使得數(shù)字電路的設(shè)計(jì)進(jìn)入了高層次設(shè)計(jì)的新時(shí)代——采用硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路與系統(tǒng)。
不久提出了一種新的硬件描述語(yǔ)言——VHDL（VHSIC Hardware Description Language）。提出這個(gè)語(yǔ)言的目標(biāo)只是使電路文本化成為標(biāo)準(zhǔn)，目的是為了使文本描述的電路設(shè)計(jì)能夠?yàn)槠渌怂斫猓瑫r(shí)也可以作為一種模型語(yǔ)言并能采用軟件進(jìn)行仿真。
開(kāi)發(fā)小組的任務(wù)就是提出語(yǔ)言版本和軟件開(kāi)發(fā)環(huán)境。IEEE 標(biāo)準(zhǔn)化組織開(kāi)始討論VHDL語(yǔ)言標(biāo)準(zhǔn)，同時(shí)成立了一個(gè)VHDL標(biāo)準(zhǔn)化小組，IEEE公布了VHDL的第一個(gè)工業(yè)標(biāo)準(zhǔn)版本并宣布實(shí)施，即IEEE 1076標(biāo)準(zhǔn)。Milstd454規(guī)定所有為美國(guó)國(guó)防部設(shè)計(jì)的ASIC產(chǎn)品必須采用VHDL來(lái)進(jìn)行描述

由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個(gè)“與”門(mén)和一個(gè)“或”門(mén)陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來(lái)描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。

這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)。 PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門(mén)的輸出可以通過(guò)觸發(fā)器有選擇地被置為寄存狀態(tài)。 PAL器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù),經(jīng)過(guò)幾年的修訂和擴(kuò)展，IEEE公布了VHDL的新版本IEEE1164，IEEE1076.3成為VHDL的綜合標(biāo)準(zhǔn)。