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  　　　　　　　　　Cadence Silicon Ensemble自動布局布線與VCS仿真
  培養(yǎng)對象
  1.理工科背景，有志于數(shù)字集成電路設計工作的學生和轉行人員；
  2.需要充電，提升技術水平和熟悉設計流程的在職人員；
  3.集成電路設計企業(yè)的員工內訓。
   入學要求

        學員學習本課程應具備下列基礎知識：
        ◆電路系統(tǒng)的基本概念。
   班級規(guī)模及環(huán)境
       為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限5人，多余人員安排到下一期進行。
   上課時間和地點
上課地點：【上海總部】：同濟大學(滬西)/星河世紀廣場(11號線上海西站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：凱盟大廈(新華路) 【成都分部】：四威大廈(泰安里營門口路)
近開課時間(周末班/連續(xù)班/晚班）： Cadence 自動布局 ：2025年8月18日..實戰(zhàn)培訓....用心服務..........--即將開課--............
   學時
　    ◆課時： 共8天,64學時

        ◆外地學員：代理安排食宿（需提前預定）
        ☆合格學員免費頒發(fā)相關資格證書，提升您的職業(yè)資質
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        可，學員的能力得到大家的認同。
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   新優(yōu)惠
       ◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學生憑學生證，即使一個人也優(yōu)惠500元。
   質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后免費提供一個月的技術支持，充分保證培訓后出效果；
        3、培訓合格學員可享受免費推薦就業(yè)機會。
  　　　　　 Cadence Silicon Ensemble自動布局布線與VCS仿真

第一階段

Cadence Silicon Ensemble自動布局布線

Cadence Silicon Ensemble是業(yè)界優(yōu)秀的布局布線工具之一，不但布通率極高，而且大大降低了布線時間，提高了工作效率。本次培訓的課程將提供您如何使用Silicon Ensemble Place and Route工具完成標準單元的布局布線。它包括在設計流程中庫單元的開發(fā)、調節(jié)系統(tǒng)參數(shù)及結果分析。

　　●　您可以學到：
生成用于布局布線的abstracts
 建立設計布局規(guī)劃
 在布局時放置單元和塊
 時序分析
 產生時鐘樹
 電源總線布線
 信號線布線
 寄生參數(shù)提取

　　● 適合的聽眾：具有一定的IC設計后端知識，熟悉UNIX操作系統(tǒng)。

　　● 課程安排
第一部分 ：
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分 ：
Floorplanning and placement
Power routing
Global routing
第三部分：
Detailed signal routing
ECO function
Batch jobs

第二階段

Synopsys Verification with VCS 設計仿真驗證

●　簡介
　　 VCS（verilog coding styles）是業(yè)界優(yōu)秀的仿真驗證工具之一，邏輯仿真主要針對門級以上（主要是RTL---傳輸門級）的邏輯設計，邏輯仿真器根據(jù)Verilog或VHDL的文本描述來建立設計模型，在一定的激勵輸入下觀測輸出波形，以驗證設計的邏輯正確性。通過本課程的學習，您將掌握用VCS驗證verilog設計的基本功能和調試技術，我們采用講課和課程試驗相結合的授課方式，課程試驗包括RTL（register transfer level）和門級驗證。

●　您將學到：
　　　 ◎ 用VCS模擬verilog設計
　　　 ◎ 用VCS調試verilog設計
　　　 ◎ 運行快速RTL-level回歸測試
　　　 ◎ 運行快速gate-level回歸測試

●　課程安排

第一部分 ： Debugging using VCS

  1. VCS Simulation Basics
  2. VCS Debugging Basics
  3. Interactive Debugging Basics
  4. Post-Processing with VirSim

第二部分 ：? Fast Verification with VCS

  1. Debugging Simulation Mismatches
  2. Using PLI Routines with VCS
  3. Fast RTL Level Verification
  4. Fast Gate Level Verification
  5. Appendix：VCS/VCM
 
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.(2011年7月17日.................................................)...............................................................
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